摘要：介紹了DDS的基本工作原理，針對傳統DDS存在的主要問題，提出了基於流水線結構的累加器和基於波形對稱的ROM優化設計，並在開發軟件Quartus II上仿真，驗證了優化設計的正確性。不僅提高了系統的運算速度，而且也節省了硬件資源。
關鍵詞:FPGA；DDS；流水線結構；仿真
1.引言
隨着科技的飛速發展，對信號發生器的要求越來越高，傳統分立式模擬電路來難滿足。直接數字頻率合成法（Direct Digital Frequency Synthesis簡稱DDFS或DDS）具有頻率穩定度高、分辨率高、切換時間短、相位變化連續、易於實現各種數字調製、集成度高等特點，能很好的滿足各種需求。
因此，DDS技術在通信、雷達、電子對抗、儀器測試等領域都有廣泛的應用。專用DDS芯片在控制方式、頻率控制等方面不靈活，很多時候不能滿足系統的要求，利用FPGA來設計符合自己需要的DDS系統就是一個很好的解決方法。
的工作原理
DDS是利用數字相位累加產生線性變化的數字相位輸出信號，通過波形數據查找表，獲得對應於相位信號的數字化幅度信號，再通過數模轉換器（DAC）獲得模擬信號輸出。一個基本的DDS系統由基準時鐘fclk、相位累加器、相位/幅值查找表（ROM）、數模轉換器（DAC）及低通濾波器（LPF）組成，如圖1所示。
工作原理：預先在ROM中存入所需波形的幅度編碼，每來一個時鐘信號，N位的相位累加器將頻率控制字K累加，同時累加器輸出序列的高M位去尋址相位/幅值查找表，得到一系列離散的幅度編碼（Y位）。該幅碼經數模轉換後得到模擬的階梯電壓，再經低通濾波器平滑後，就可得到所需要的波形信號。
DDS的輸出信號頻率fout=K·fclk/2N，頻率分辨率為Δfout=foutmin/2N，實際最高輸出頻率取foutmax=fclk×40%，相對帶寬為foutmax/foutmin=2N×40%。
的優化設計
傳統DDS結構的運算速度受相位累加器運算速率的限制，輸出頻率分辨率受相位/幅值查找表（ROM）存儲容量的'限制。大多數情況下頻率控制字的位數都為20位以上，而傳統DDS結構的相位累加器是採用一級式全加器和寄存器實現的。多位數的加法計算是由低到高串行進行的，這樣會因為位數多而影響計算速度。傳統DDS結構的相位/幅值查找表（ROM）是沒有經過優化設計，而是直接將波形的採樣數據放入ROM，這樣會佔用很大的空間，而硬件資源是有限的。
3.1 基於流水線結構的累加器設計
相位累加器是DDS的關鍵部件之一，它的運算速度直接影響DDS的運算速度。為了改進傳統DDS結構因頻率控制字位數多而帶來的計算速度問題，採用DSP芯片設計中的流水線結構，並在每級流水線中設計了反饋電路，形成了累加流水線工作狀態。將32位頻率控制字的相位累加器採用4級流水線結構實現，每級8位，原理如圖2所示。
32位流水線累加器共4級鎖存，4級加法。第1級鎖存用於存儲並穩定32位輸入數據，中間每一級8位加法器均搭配一級寄存器，這樣可以減少毛刺。由流水線的原理可知，該累加器的整體速度取決於8位加法器。這樣整體計算速度比傳統的速度就提高了3倍。
由於QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM），通過改變LPM中模塊的某些參數，可以達到設計的要求，所以LPM是提高電路設計的一種有效方法。本設計中，相位累加器的各級加法器均調用參數化模塊庫中的LPM_ADD_SUB模塊，形成四級流水線工作狀態，並在每一級流水線中插入幾個寄存器來提高系統的數據吞吐率。
3.2 ROM查找表的優化設計
根據波形的對稱性，可以對採樣波形數據的存儲進行優化，以便節省ROM空間。以正弦波為例，在區間內其波形是關於π/2對稱的，因此其區間內的波形可以通過對的波形關於π/2進行翻轉得到；同理區間內的波形可以通過對的波形關於橫軸翻轉得到。所以實際上ROM只需要存儲內的正弦函數值，通（下轉第133頁）（上接第108頁）過適當控制即可實現輸出一個完整週期的正弦函數值，從而大大減小存儲器的大小。優化的ROM結構框圖如圖3所示。
首先將相位寄存器輸出的高M位總地址分為3部分：最高位作為數據的符號位，實現對數據正負的轉換，次高位作為地址的標誌位，實現對ROM地址的轉換。而剩下的低M—2位通過地址轉換器後作為ROM地址位。如果將最高位和次高位合併起來看，它們實質上是構成一個象限選擇器，其值從00至11分別代表第1、2、3、4象限。這樣只需傳統的DDS結構的1/4的存儲空間。
用QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM）來設計，lpm_rom的波形存儲表只需要產生數據文件*，然後直接在定製lpm_rom時，添加數據文件即可，但這種方法在FPGA支持內部嵌入式陣列塊（EAB）時才可以使用。mif文件是在編譯和仿真過程中作為存儲器（ROM）初始化輸入的文件，有多種方式可以創建mif文件。
4.仿真驗證
通過FPGA的開發軟件Quartus II，將編譯綜合後的DDS設計文件用軟件自帶的仿真器進行仿真，仿真波形如圖4所示，通過仿真波形驗證了設計是正確的。利用Quartus II自帶嵌入式邏輯分析儀Signal Tap II採集ROM輸出的數據所形成的波形，如圖5所示。從輸出波形可以驗證設計的正確性。
5.結束語
本文通過構建流水線結構的相位累加器和波形存儲表ROM的優化設計，改善了DDS傳統機構的所存在的兩個主要問題。設計調用QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM），對設計過程進行了詳細的描述，並仿真驗證了優化設計的正確性。經實驗測試，在QUARTUS II環境下選取同一種器件，採用優化後的DDS設計方法，不僅提高了工作頻，而且大大節省了資源。
參考文獻
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