一、設計目的
數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。
數字鐘從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。
因此，我們此次設計與製做數字鐘就是為了瞭解數字鐘的原理，從而學會製作數字鐘.而且通過數字鐘的製作進一步的瞭解各種在製作中用到的中小規模集成電路的作用及實用方法.且由於數字鐘包括組合邏輯電路和時敍電路.通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法.
二、設計要求
（1）設計指標
①時間以12小時為一個週期；
②顯示時、分、秒；
③具有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間；
④計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時；
⑤為了保證計時的.穩定及準確須由晶體振盪器提供錶針時間基準信號。
（2）設計要求
①畫出電路原理圖（或仿真電路圖）；
②元器件及參數選擇；
③電路仿真與調試；
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④pcb文件生成與打印輸出。
（3）製作要求自行裝配和調試，並能發現問題和解決問題。
（4）編寫設計報告寫出設計與製作的全過程，附上有關資料和圖紙，有心得體會。
三、原理框圖
1．數字鐘的構成
數字鐘實際上是一個對標準頻率（1hz）進行計數的計數電路。由於計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1hz時間信號必須做到準確穩定。通常使用石英晶體振盪器電路構成數字鐘。
（a）數字鐘組成框圖本文轉載在代寫之家
2．晶體振盪器電路 （b）cmos晶體振盪器（仿真電路）
3．時間記數電路 秒個位計數單元為10進制計數器，無需進制轉換，只需將qa與cpb（下降沿有效）相連即可。cpa（下降沒效）與1hz秒輸入信號相連，q3可作為向上的進位信號與十位計數單元的cpa相連。 內容來自
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